projet_sc.synthlog
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### Altium HDL Synthesizer 1.1.0.1
### Copyright (C) 2005-2009, Altium Limited. All Rights Reserved
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### Timestamp: 3/28/2017 9:08:37 AM
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### Commandline: AltiumSynthesizer.exe "-o" "projet_sc.mof" "-p" "projet_sc.mpf"
###
### Options:
###
### Synthesizing projet_sc for Spartan3
### Entity : projet_sc
### VerilogMode : 1 (0=Verilog95, 1=Verilog2001, 2=VerilogSystem, 3=Ams)
### VHDL87 : False
### Insert Toplevel Buffers : True
### Combinational Logic Opt : 3 (1=Low, 3=Normal, 5=High)
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### Compilation Report
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##N|The default vhdl library search path is now "C:/Users/Public/Documents/Altium/AD16/Library/VHDL/VHDL93"
Analyzing VHDL file C:\Users\Altium-3\Desktop\blas_delaporte\ProjectOutputs\Default - All Constraints\Configurable_U1.VHD
Restoring VHDL parse-tree ieee.std_logic_1164 from C:/Users/Public/Documents/Altium/AD16/Library/VHDL/VHDL93/ieee/std_logic_1164.vdb
Restoring VHDL parse-tree std.standard from C:/Users/Public/Documents/Altium/AD16/Library/VHDL/VHDL93/std/standard.vdb
##N|Configurable_U1.VHD|7|analyzing entity configurable_u1
##N|Configurable_U1.VHD|33|analyzing architecture structure
Analyzing VHDL file C:\Users\Altium-3\Desktop\blas_delaporte\ProjectOutputs\Default - All Constraints\Configurable_U2.VHD
##N|Configurable_U2.VHD|7|analyzing entity configurable_u2
##N|Configurable_U2.VHD|23|analyzing architecture structure
Analyzing VHDL file C:\Users\Altium-3\Desktop\blas_delaporte\ProjectOutputs\Default - All Constraints\essai1diodes.VHD
##N|essai1diodes.VHD|16|analyzing entity projet_sc
##N|essai1diodes.VHD|37|analyzing architecture structure
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### Elaboration Report
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executing Configurable_U1(structure)
executing Configurable_U2(structure)
executing projet_sc(Structure)
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### Synthesis Report
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##O|essai1diodes.VHD|92|Dissolving instance U2(Configurable_U2)
##O|essai1diodes.VHD|106|Dissolving instance U1(Configurable_U1)
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### Optimization Report
### command: mmHDLtoEDIF -f xilinx -n spartan3 -p spartan3 -z 3 -o "C:\Users\Altium-3\Desktop\blas_delaporte\ProjectOutputs\Default - All Constraints\projet_sc.edf" -b "C:\Users\Altium-3\Desktop\blas_delaporte\ProjectOutputs\Default - All Constraints\projet_sc.bfl" -e projet_sc -L "C:\Users\Public\Documents\Altium\AD16\Library/"
INFO LibDir: "C:\Users\Public\Documents\Altium\AD16\Library/"
INFO ConstraintsMap: "C:\Users\Public\Documents\Altium\AD16\Library/vhdl_lib/VendorConstraints.map"
optimizing "_blf/cell0001"
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### Design Statistics
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Area Estimates:
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formating EDIF....
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Synthesis successful
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