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fpga/FPGA_projet/ProjectOutputs/Default - All Constraints/_blf/cell0007_header.blf 260 Bytes
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  .model Configurable_U5UNIVERSAL_DIGITAL_IO_DATAREG_INOUT_WR_1_

  .inputs Rst

  .inputs ResetValue<0>

  .inputs clk

  .inputs clken

  .inputs enable

  .inputs enable_write

  .inputs si

  .inputs shift

  .inputs update

  .inputs regin<0>

  .outputs regout<0>

  .outputs so